台湾专利TW201324516A 非揮發性半導體記憶體及其資料的讀取方法

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专利摘要:
本發明提供一種可高速進行資料讀取的非揮發性半導體記憶體，其包括：記憶體陣列，包括多個記憶胞；頁緩衝器，保持從記憶體陣列中的根據地址資訊而選擇頁所傳輸的資料；以及資料暫存器，其根據時脈訊號，可將從頁緩衝器接收到的資料串聯地輸出。記憶體陣列包含第一及第二記憶層，第一及第二記憶層的所選擇頁的資料被同時傳輸到頁緩衝器中。資料讀取包括：在從資料暫存器輸出第一記憶層的第一頁資料的期間，將第二記憶層的第二頁資料從頁緩衝器傳輸到資料暫存器中，在從資料暫存器輸出第二記憶層的第二頁資料的期間，將第一記憶層的第二頁資料從頁緩衝器傳輸到資料暫存器中。
公开号:TW201324516A
申请号:TW101109338
申请日:2012-03-19
公开日:2013-06-16
发明作者:Kaminaga Takehiro；Yano Masaru
申请人:Winbond Electronics Corp；
IPC主号:G11C7-00

专利说明:
非揮發性半導體記憶體及其資料的讀取方法
本發明是有關於一種非揮發性半導體記憶體及其資料的讀取方法，特別是有關於一種NAND型快閃記憶體的讀取方法。
典型的NAND型快閃記憶體包括將多個NAND串(NAND string)沿行列方向配置而成的記憶體陣列，NAND串包含串列連接的多個記憶胞、以及與其兩端連接的位元選擇電晶體及源極線選擇電晶體。圖12是形成在記憶區塊內NAND串結構的電路圖。在記憶區塊內，將多個記憶胞串列連接而成的NAND串(以下稱為胞單元(cell unit)NU)是沿行列方向形成多數個。在圖例中，1個胞單元NU是被架構為包含串列連接的32個記憶胞MCi(i=0,1,...,31)，以及與其兩端連接的位元線選擇電晶體(bit line selection transistor，BST)及源極線選擇電晶體(source line selection transistor，SST)而構成。位元線選擇電晶體BST的汲極是連接到與相對應的1條位元線GBL連接，源極線選擇電晶體SST的源極與共用源極線SL連接。記憶胞MCi的控制閘極與字元線WLi連接。位元線選擇電晶體BST、源極線選擇電晶體SST的閘極與選擇閘極線SGD、SGS連接，該選擇閘極線SGD、SGS與字元線WLi並行延伸。
一般來說，記憶胞具有金屬氧化物半導體(MOS)結構，該MOS結構包含N型擴散區域的源極/汲極、形成在源極/汲極間的通道上的穿隧氧化層、形成在穿隧氧化層上的浮置閘極(電荷儲存層)、以及隔著介電層形成在浮置閘極上的控制閘極。當浮置閘極中沒有儲存電荷時，也就是當寫入資料為“1”時，臨界值處於負狀態，記憶胞為正常開(normally on)。當浮置閘極中有儲存電子時，也就是當寫入資料為“0”時，臨界值轉變為正，記憶胞為正常關(normally off)。
在讀取動作中，對所選擇記憶胞的控制閘極施加低電位(L level，例如0 V)，將其他非選擇記憶胞的控制閘極施加高電位(H level，例如4.5 V)，使位元線選擇電晶體及源極線選擇電晶體導通，感測位元線的電位。在對記憶胞的資料程式化(寫入)中，將記憶胞基板的P井與汲極、通道及源極設為0 V，對所選擇記憶胞的控制閘極施加高電壓的程式化電壓Vpgm(例如20 V)，對非選擇記憶體單元的控制閘極施加中間電位(例如10 V)，使位元線選擇電晶體導通，使源極線選擇電晶體斷開，根據“0”或“1”的資料，將電位供給到位元線，藉此進行寫入。在抹除動作中，對區塊內所選擇記憶胞的控制閘極施加0 V，對P井施加高電壓(例如20 V)，將浮置閘極的電子抽出到基板上，藉此以區塊單位抹除資料。
在NAND型快閃記憶體中，為了從記憶體陣列進行的資料讀取，或者對記憶體陣列寫入資料，而使用了頁緩衝器。讀取動作時，記憶體陣列的被選擇頁的資料經由位元線，並列地傳送到向頁緩衝器，而儲存在頁緩衝器中的資料則根據時脈訊號依序輸出。寫入動作時，根據時脈訊號，依序輸入資料到頁緩衝器。接著，資料從頁緩衝器經由位元線寫入記憶體陣列的被選擇頁。專利文獻1中公開了NAND型快閃記憶體，其設定輸入的位址資訊，根據該位址資訊選擇頁，在將被選擇頁的資料從記憶體陣列傳送到頁緩衝器的期間，輸出忙碌訊號(busy signal)，以通知外部禁止存取；資料傳輸結束後，輸出備妥訊號(ready signal)，以通知外部可以存取。此外，專利文獻2中公開了一種半導體記憶體，其與時脈訊號同步，高速地進行連續讀取(burst read)。
[專利文獻1]日本專利特開2002-93179號公報
[專利文獻2]日本專利特開2010-9646號公報
在習知NAND型快閃記憶體的讀取中，如專利文獻1所公開，產生回應位址資訊的輸入而將資料從記憶體陣列傳輸到頁緩衝器的tR期間(忙碌期間)，相較於從頁緩衝器讀取資料的讀取週期期間(tRC)，該忙碌期間非常長。因此，在連續讀取多個不連續頁的情況下，如果輸入用於選擇各頁的位址資訊，而進行從記憶體陣列到頁緩衝器的資料傳輸，則每次均會產生忙碌期間，而讀取動作也相當耗時。此外，NAND型快閃中，由於存在無法良好地進行資料讀寫的無效記憶區塊(Invalid Block)，所以會有無法從某個記憶區塊依序轉移到下一個記憶區塊而進行頁連續讀取的情況。也就是說，跨越無效記憶區塊的讀取是必需的，並且也必需輸入用於選擇這些記憶區塊的首頁的位址資訊。
再者，在習知NAND型快閃記憶體中使用快取暫存器(cache register)，在從快取暫存器串列輸出資料的期間，將接下來應該輸出頁的資料取入頁緩衝器中。這種快取讀取(cache read)是為了在讀取快取暫存器所有頁的資料後，將下一頁的資料從頁緩衝器傳輸到快取暫存器，在傳輸期間是不會從快取暫存器輸出資料。也就是，在以連續模式(burst mode)進行多個頁的連續讀取的情況下，會有產生不連續的空白期間的問題。
本發明是要解決上述習知的課題，其目的在於提供一種可高速進行資料讀取的非揮發性半導體記憶體。
本發明的非揮發性半導體記憶體包括：記憶體陣列，包含多個記憶胞；頁緩衝器，保持從記憶體陣列中的根據位址資訊而選擇頁所傳輸的資料；以及資料暫存器從頁緩衝器接收資料，並且根據時脈訊號將所接收的資料串列地輸出。記憶體陣列包含至少第一及第二記憶層(memory plane)，至少第一及第二記憶層的所選擇頁的資料同時傳輸到頁緩衝器。本發明的資料讀取方法包括下述步驟：在從資料暫存器輸出第一記憶層的第一頁的資料期間，將第二記憶層的第二頁的資料從頁緩衝器傳輸到資料暫存器；以及在從資料暫存器輸出第二記憶層的第二頁的資料期間，將第一記憶層的第二頁的資料從頁緩衝器傳輸到資料暫存器。
此外，本發明的非揮發性半導體記憶體包括：記憶體陣列，包含多個記憶胞；頁緩衝器，保持從記憶體陣列中的根據位址資訊而選擇頁所傳輸的資料；以及資料暫存器，從頁緩衝器接收資料，對應時脈訊號，將所接收的資料串列地輸出；記憶體陣列包含至少第一及第二記憶層，至少第一及第二記憶層的所選擇頁的資料同時傳輸到頁緩衝器，非揮發性半導體記憶體包括：選擇機構，根據位址資訊來選擇記憶體陣列的至少第一及第二記憶層的頁；以及控制機構，對由選擇機構而選擇頁的資料讀取進行控制；控制機構在從資料暫存器輸出第一記憶層的第一頁的資料期間，將第二記憶層的第二頁的資料從頁緩衝器傳輸到資料暫存器，在從資料暫存器輸出第二記憶層的第二頁的資料的期間，將第一記憶層的第二頁的資料從頁緩衝器傳輸到資料暫存器。
根據本發明，在輸出第一記憶層的第一頁的資料期間，將第二記憶層的第二頁的資料從頁緩衝器傳輸到資料暫存器，在從資料暫存器輸出第二記憶層的第二頁的資料期間，將第一記憶層的第二資料從頁緩衝器傳輸到資料暫存器，因此可連續且高速地讀取第一頁到第二頁的資料。進而通過預先保持可選擇不連續頁的位址資訊，而可連續地從記憶體陣列向頁緩衝器進行資料傳輸。
接著，參照圖式詳細說明本發明的實施方式。本發明的一種較佳的實施方式是舉例說明具有多個記憶層(memory plane)的NAND型快閃記憶體。記憶層的數量可為兩個或兩個以上。與記憶庫(memory bank)相同，記憶層在當記憶體陣列的行被選擇時，多個記憶層的各頁同時被選擇。
圖1是繪示本發明的實施例的NAND型快閃記憶體概略佈局結構的示意圖。此處所示的半導體記憶體10架構包括：記憶體陣列100，具有以行列之陣列狀的多個記憶胞；輸入輸出緩衝器110，與外部輸入輸出端子I/O連接且保持輸入輸出資料；位址暫存器120，接收來自輸入輸出緩衝器110的位址資料；資料暫存器130，保持輸入輸出的資料；控制器140，接收來自輸入輸出緩衝器110的命令資料，根據命令來控制各部分；字元線選擇電路150，對來自位址暫存器120的行位址資訊Ax進行解碼，根據解碼結果來選擇記憶區塊以及選擇字元線；頁緩衝器/感測電路160，保持從字元線選擇電路150所選擇頁讀取出的資料，或保持對所選擇頁的寫入資料；列選擇電路170，對來自位址暫存器120的列位址資訊Ay進行解碼且根據該解碼結果來選擇列；以及內部電壓產生電路180，產生資料讀取、程式化及抹除所需的電壓。
記憶體陣列100分割為兩個記憶層(記憶庫)100L、100R，在兩個記憶層100L與100R之間配置字元線選擇電路150。記憶層100L、100R實質上具有相同的結構；也就是，記憶層100L在列方向上具有m個記憶區塊BLK(L)1、BLK(L)2、...、BLK(L)m，記憶層100R在列方向上具有m個存儲區塊BLK(R)1、BLK(R)2、...、BLK(R)m，各記憶區塊包括多個頁。
頁緩衝器160連接到記憶層100L、100R的位元線，並且具有記憶容量，其暫時儲存記憶層100L、100R的2頁量資料。此外，本實例為執行快取讀取，資料暫存器130具有儲存記憶層100L、100R的2頁量資料的容量，將來自頁緩衝器160的資料並列地輸入，根據讀取時脈將資料串列地輸出。在頁資料的連續讀取，資料暫存器130從頁的第一列(column)(位元)位置到最後一列(位元)為止連續地輸出2頁量的資料。此外，在連續讀取以外的讀取模式中，可輸出由列選擇電路170而選擇列位置的資料。
接著，說明本實施例的半導體記憶體10的兩層快取讀取。圖2A是說明本實施例的記憶區塊內連續頁讀取動作的示意圖。在記憶體陣列100中，頁緩衝器PB與快取暫存器CR連接，該頁緩衝器PB保持從所選擇兩個記憶層的頁傳輸來的資料，該快取暫存器CR保持從頁緩衝器PB傳輸來的資料。頁緩衝器PB可包含在圖1的頁緩衝器/感測電路160中，快取暫存器CR可包含在圖1的資料暫存器130中。
圖2A所示的記憶區塊內連續讀取是指從記憶區塊內的指定位址的頁連續地讀取到該記憶區塊內的最後一頁為止。當用於記憶區塊內連續讀取的命令被輸入，控制器140對該命令進行解譯，對記憶區塊內連續讀取進行控制。接著，輸入指定區塊內的讀取開始頁的位址資訊。字元線選擇電路150根據輸入的行位址Ax來選擇記憶層100L、100R的記憶區塊BLK(L)1、BLK(R)1，並且選擇該記憶區塊內的頁。在圖示例中，所選擇頁為頁A、頁B。
在下一序列，所選擇頁A、頁B的資料經由位元線傳輸到頁緩衝器PB中。頁緩衝器PB保持記憶層100L與100R的2頁量的資料。也就是，頁緩衝器PB的位元數與記憶層100L、100R的列方向的位元線的數量相對應。
在下一序列，頁緩衝器PB的資料並列地傳輸到快取暫存器CR。從快取暫存器CR輸出資料的期間，或者從快取暫存器CR輸出資料之前，下一頁即頁A+1、頁B+1的資料被取入到頁緩衝器PB。在本實施例的兩層快取讀取中，連續輸出2頁資料的模式中，在開始從快取暫存器CR讀取其中一個記憶層的頁資料之前，將下一頁的資料從記憶體陣列傳輸到頁緩衝器PB。然後，無論是否開始從快取暫存器CR讀取該其中一個記憶層的資料，均將頁緩衝器PB的另一個記憶層的頁資料傳輸到快取暫存器CR，以準備好下一次資料輸出。與頁緩衝器PB相同，快取暫存器CR可保持2頁量的資料，並且將所保持的資料與讀取時脈同步地串列輸出。快取暫存器CR可根據列位址資訊Ay，從列選擇電路170選擇列位置輸出資料，但是在連續模式，連續串列輸出從一開始的列位置到最終的列位置為止的頁資料。快取暫存器CR可與讀取時脈的上升邊緣或下降邊緣、或者與上升邊緣和下降邊緣這兩者同步地輸出資料。
如此一來，在快取暫存器CR輸出資料的期間，將下一頁的資料放入到頁緩衝器PB中，進行直到記憶區塊的最後一頁即頁AM、頁BM為止的連續頁的連續讀取。
圖2B是說明記憶區塊內隨機讀取的動作的示意圖。該讀取模式是指連續地讀取記憶區塊內的不連續頁。當用於該讀取模式的命令被輸入後，開始控制器140的讀取控制。接著，從外部輸入用於選擇不連續頁的位址資訊。在圖例中，做為位址資訊，輸入用於選擇頁A、頁B的行位址、用於選擇頁A+4、頁B+4的行位址、以及用於選擇頁AM-2、頁BM-2的行位址。快取讀取動作是與上述相同的方式進行。也就是，當從快取暫存器CR串列地輸出頁A、頁B時，下一頁即頁A+4、頁B+4的資料已保持在頁緩衝器PB中，最終從快取暫存器CR輸出頁AM-2、頁BM-2的資料。
圖3A是說明區塊間連續讀取的動作的示意圖。該讀取模式是在不同的記憶區塊間進行連續頁的讀取。當該模式的命令被輸入時，接著從外部輸入用於讀取不同記憶區塊中的首頁的位址資訊。在圖示例中做為位址資訊有從外部輸入用於選擇區塊BLK(L)1、BLK(R)1的頁A、頁B的行位址、用於選擇區塊BLK(L)3、BLK(R)3的頁A+2、頁B+2的行位址、以及用於選擇區塊BLK(L)5、BLK(R)5的頁A+3、頁B+3的行位址。首先，從區塊BLK(L)1、BLK(R)1的頁A、頁B到最後的頁AM、頁BM為止的頁連續地被讀取出，然後，從區塊BLK(L)3、BLK(R)3的頁A+2、頁B+2到最後的頁AM、頁BM為止的頁連續地被讀取出，接著，從區塊BLK(L)5、BLK(R)5的頁A+3、頁B+3到最後的頁AM、頁BM為止的頁連續地被讀取出。
圖3B是說明區塊間隨機讀取的動作的示意圖。該讀取模式是指連續地讀取不同區塊的任意頁。輸入該模式的命令，接著從外部輸入用於選擇不同區塊的任意頁的位址資訊。在圖示例中，與圖3A時相同，從外部輸入用於選擇區塊BLK(L)1、BLK(R)1的頁A、頁B的行位址、用於選擇區塊BLK(L)3、BLK(R)3的頁A+2、頁B+2的行位址、以及用於選擇區塊BLK(L)5、BLK(R)5的頁A+3、頁B+3的行地址。在區塊BLK(L)1、BLK(R)1的頁A、頁B從快取暫存器CR輸出的期間，區塊BLK(L)3、BLK(R)3的頁A+2、頁B+2的資料保持在頁緩衝器PB中，在區塊BLK(L)3、BLK(R)3的頁A+2、頁B+2的資料從快取暫存器CR輸出的期間，區塊BLK(L)5、BLK(R)5的頁A+3、頁B+3的資料保持在頁緩衝器中，並且進行不同區塊間的任意頁的連續讀取。
圖4是繪示利用本發明實施例的第一資料讀取方法的流程圖。第一讀取方法預先輸入並保持位址資訊，其中該位址資訊是圖2B所示的區塊內隨機讀取、圖3A所示的區塊間連續讀取以及圖3B所示的區塊間隨機讀取中所必要的用於選擇不連續頁的位址資訊。首先，從外部的控制器對半導體記憶體10輸入有關於第一讀取方法的命令，控制器140根據該命令控制應該執行第一讀取方法的各部分。接著，用於選擇不連續頁的N個位址資訊(N是2以上的自然數)輸入到半導體記憶體10中(步驟S101)。輸入的位址資訊例如以被堆疊在位址暫存器120的形式而保持(S102)。
接著，字元線選擇電路150根據儲存在位址資訊中的第i(i是1以上的自然數)個位址資訊，選擇記憶體陣列的頁(S103)。該字元線選擇電路150同時選擇記憶層100L、100R的兩個頁。接著，將選擇頁的資料傳輸到頁緩衝器(S104)，緊接著，將頁緩衝器PB的資料傳輸到快取暫存器CR(S105)，從快取暫存器CR將資料與讀取時脈訊號同步地串列輸出。在資料從高速緩衝寄存器CR輸出結束之前，將根據下一個i+1的位址資訊而選擇頁的資料傳輸到頁緩衝器PB中(S107)。如此，進行使用了N個位址資訊的頁資料的連續讀取。
在第一讀取方法中，由於預先輸入用於選擇不連續頁的N個位址資訊，所以無需在每次讀取不連續頁時輸入位址資訊。因此，將根據位址資訊的輸入而選擇頁的資料，從記憶體陣列向頁緩衝器傳輸的忙碌期間只有在最初的頁選擇時才產生，故可實現資料讀取的高速化。
在較佳的態樣中，快取暫存器輸出2頁量的資料所需要的時間t1比從記憶體陣列向頁緩衝器傳輸資料所需要的時間t2稍長。藉此，在從快取暫存器進行資料輸出的期間，利用背景處理的方式，可進行從記憶體陣列到頁緩衝器的資料傳輸。
圖5是繪示利用本發明實施例的第二資料讀取方法的流程圖。第二讀取方法是將圖3A所示的區塊間連續讀取中所必要的用於選擇不連續頁的位址資訊，以最合適的時序來輸入。一開始，將與第二資料讀取有關的命令從外部輸入，接著，輸入位址資訊(S201)。該位址資訊是用於選擇開始某個記憶區塊內讀取的首頁。在控制器140的控制下，字元線選擇電路150根據所輸入的位址資訊選擇記憶區塊內的頁，之後開始進行到該記憶區塊內最後一頁為止的連續讀取(S202)。
在從快取暫存器CR輸出資料的期間內，將接下來選擇頁資料傳輸到頁緩衝器PB(S203)。接著，在記憶區塊的最後一頁從快取暫存器CR被讀取出之前輸入命令(S204)，接著，控制器140回應該命令而使讀取時脈停止，藉此暫時中斷來自快取暫存器CR的資料輸出(S205)。但是，該讀取的暫時中斷並非必須，可為任意選擇(option)。在此，從外部的控制器對半導體記憶體10輸入用於選擇下一個記憶區塊的頁的位址資訊，並且將該位址資訊保持在位址暫存器120中(S206)。控制器140在位址資訊輸入後，重新開始快取暫存器CR的資料讀取(S207)。而且，在輸出記憶區塊的最後一頁的資料之前，控制器140檢查是否有下一個記憶區塊的位址資訊被保持在位址暫存器120中(S209)。在保持有位址資訊的情況下，使根據該位址資訊而選擇頁的資料傳輸到頁緩衝器PB中。該資料傳輸在開始快取暫存器CR的最後一頁的讀取之前進行，另一方面，當判斷為未保持下一個記憶區塊的位址資訊時，結束讀取。
接著，對本發明的實例的兩個記憶層的快取讀取動作進行說明。本實例的快取讀取動作可適用於圖2A所示的區塊內連續讀取、圖2B所示的區塊內隨機讀取、圖3A所示的區塊間連續讀取、以及圖3B所示的區塊間隨機讀取。較佳來說，控制器140包含控制程式，並且產生用於根據來自外部的命令而控制各部分的控制信號。圖6繪示快取讀取動作的流程，圖7A、7B繪示該快取讀取動作的時序。
首先，將記憶體陣列中的被選擇頁的資料傳輸到頁緩衝器PB中(S301)。在圖1示例中，記憶體陣列包含兩個記憶層，因此各記憶層100L、100R的同一行的頁資料被傳輸到頁緩衝器PB中。在記憶體陣列包含4個記憶層的情況，則4個記憶層的頁資料被傳輸到頁緩衝器中。另外，在後續說明中，在快取暫存器CR和頁緩衝器PB，將保持著從記憶層100L傳輸來之資料的區域稱為記憶層0，將保持著從記憶層100R傳輸來之資料的區域稱為記憶層1。
接著，頁緩衝器PB的資料被傳輸到快取暫存器CR，將接下來所選擇頁的資料傳輸到頁緩衝器PB中(S302)。在這種狀態下，快取暫存器CR保持著之前所選擇記憶層0、1的頁的資料，頁緩衝器PB保持著接下來要選擇的記憶層0、1的頁的資料。
接著，記憶層0的資料依序從快取暫存器CR輸出。列選擇電路170與讀取時脈同步地將資料依序從快取暫存器CR(資料暫存器130)的開頭位址的位置開始串列地輸出。例如，列選擇電路170包含響應讀取時脈訊號而遞增的計數器，並且根據計數器的計數值來選擇快取暫存器CR的位址位置，使資料依序輸出。
圖7B繪示本實施例的兩個記憶層的快取讀取動作。在該圖的讀取序列1中，輸出保持在快取暫存器CR中的記憶層0的頁A的資料。此時，快取暫存器CR中保持著記憶層0的頁A的資料與記憶層1的頁B的資料，頁緩衝器PB中保持著記憶層0的下一頁A+1與記憶層1的頁B+1的資料。
控制器140判斷記憶層0的資料是否全部從快取暫存器CR輸出(S304)。其判斷結果被利用於從頁緩衝器PB至快取暫存器CR的資料傳輸的控制中。如果記憶層0的資料讀取結束後，則接著從快取暫存器CR輸出記憶層1的資料(S305)。從快取暫存器CR中的記憶層0到記憶層1的資料的讀取是連續進行的。如果記憶層0的資料輸出結束，換言之，如果開始讀取記憶層1的資料，則在控制器140的控制下，將頁緩衝器PB的記憶層0的頁的資料傳輸到快取暫存器CR中(S306)。
如果參照圖7B的讀取序列2，在從快取暫存器CR輸出記憶層1的頁B之資料的期間，將頁緩衝器PB的記憶層0的下一頁A+1的資料傳輸到快取暫存器CR中。
接著，控制器140判斷記憶層1的資料是否全部從快取暫存器CR輸出(S304)，該判定結果被利用於從頁緩衝器PB到快取暫存器CR的資料傳輸的控制中。如果記憶層1的資料讀取結束，則接著從快取暫存器CR輸出記憶層0的資料(S308)。從快取暫存器CR中的記憶層1到記憶層0的資料讀取是連續進行的。如果記憶層1的資料輸出結束，換言之，如果開始讀取記憶層0的資料，則在控制器140的控制下，將頁緩衝器PB的記憶層1的頁的資料傳輸到快取暫存器CR中(S309)。
同樣地，在快取暫存器CR中輸出其中一個記憶層的資料的期間中，將另一個記憶層的資料從頁緩衝器PB傳輸，藉此，可從快取暫存器CR連續地讀取多個頁之間的資料。
如果參照圖7B的讀取序列3，則在從快取暫存器CR輸出記憶層0的頁A+1的資料的期間，將頁衝器PB的記憶層1的下一頁B+1的資料傳輸到快取暫存器CR中。另外，在讀取序列4，在結束從快取暫存器CR讀取記憶層1的頁B+1的資料之前，將下一頁A+2、B+2的資料從記憶層傳輸到頁緩衝器中，並且將頁緩衝器PB的記憶層0的頁A+2的資料傳輸到快取暫存器CR中。
另一方面，圖7A繪示習知方式的讀取動作。在讀取序列1，與圖7B時相同，輸出頁A的資料。在讀取序列2，輸出快取暫存器CR的記憶層1的頁B的資料，但在該期間內，頁緩衝器PB的下一頁A+1的資料並未傳輸到快取暫存器CR中。在接下來的讀取序列3，頁緩衝器PB的記憶層0、記憶層1的下一頁A+1、B+1的資料傳輸到快取暫存器CR中。該傳輸期間Td，資料並未從快取暫存器CR輸出。在讀取序列4，從快取暫存器CR輸出記憶層0的頁A+1的資料，在讀取序列5，從快取暫存器CR輸出記憶層1的頁B+1的資料。如此一來，在習知方式中，當快取暫存器CR的記憶層0、記憶層1的資料全部輸出後，從頁緩衝器PB傳輸記憶層0、記憶層1的下一頁的資料，因此在多個頁間的讀取中，產生期間Td的空白期間，並且因而產生資料讀取的延遲。
接著，將本發明的實施例的具體讀取動作顯示於圖8至圖11中。圖8表示區塊內連續頁讀取(圖2A)的圖例。首先，從外部的控制器輸入命令給半導體記憶體10，接著，輸入開始記憶區塊的讀取的位址資訊。在此例中，輸入用於選擇記憶層0、記憶層1的頁A、頁B的位址資訊。如果位址資訊的輸入結束，則再次輸入命令，半導體記憶體10回應該命令而執行區塊內連續頁讀取。如果通過位址資訊進行頁選擇，則將頁A、頁B的資料從記憶體陣列100傳輸到頁緩衝器PB、快取暫存器CR。在該傳輸期間tR，從半導體記憶體10對外部的控制器輸出忙碌訊號。
在讀取週期tRC的期間，從快取暫存器CR輸出頁A的資料，接著輸出頁B的資料，在該期間，將下一個頁A+1的資料傳輸到快取暫存器CR。如此一來，進行快取讀取直到記憶區塊的最後頁AM、頁BM為止。在該讀取中，並非如圖7A那樣產生空白期間Td，因此可比習知方式更高速地進行資料的讀取。
圖9繪示區塊內隨機頁讀取(圖2B)的例。此處，使用圖4所說明的第一讀取方法。首先，將來自外部的控制器的命令輸入到半導體記憶體10中，接著，輸入用於選擇記憶區塊的最初頁(頁A、頁B)的位址資訊，並且將該位址資訊保持在位址暫存器120中。接著，輸入命令，輸入用於選擇記憶區塊的下一頁(頁AM-1、頁BM-1)的位址資訊，並且將該位址資訊保持在位址暫存器120中。如果應該輸入的位址資訊結束，則將命令從外部的控制器輸入到半導體記憶體10中，半導體記憶體10根據該命令執行區塊內隨機頁的讀取。在第一讀取方法中，由於預先輸入位址資訊，所以無需如以往那樣在讀取不連續頁時輸入位址資訊。這樣便不會產生將回應位址資訊而選擇頁的資料從記憶體陣列向頁面緩衝器傳輸的忙碌期間。也就是，頁AM-1、頁BM-1的資料在輸出頁A、頁B資料的期間已被取入到頁緩衝器中，在讀取頁B資料的期間，頁AM-1的資料從頁緩衝器PB傳輸到快取暫存器CR中，頁A、頁B的讀取結束後，連續讀取頁AM-1、頁BM-1的資料。
圖10繪示區塊間連續頁讀取(圖3A)的例。在這種情況下，其與圖9時的情況不同，預先輸入用於選擇不同記憶區塊的頁的位址資訊。在該例中，在進行從記憶區塊BLK(X)的頁A、頁B到頁AM、頁BM為止的連續讀取後，連續進行從記憶區塊BLK(Y)的頁A+1、頁B+1到頁AM、頁BM為止的連續讀取。另外，雖然省略圖3B的區塊間隨機頁讀取的具體讀取例，在這種情況下，也可以在不同的區塊預先輸入應該選擇頁的位址資訊，藉此可以進行與上述同樣地進行高速讀取。
圖11繪示使用圖5所示的第二讀取方法時的區塊間連續頁讀取的圖例。首先，在從外部的控制器輸入了命令後，輸入用於選擇記憶區塊BLK(X)的頁A、頁B的位址資訊。之後如果輸入命令，則半導體記憶體10根據該命令執行區塊間連續頁讀取。
在結束記憶區塊BLK(X)的連續讀取之前，從外部的控制器輸入命令，並且輸入用於選擇下一個記憶區塊BLK(Y)的頁A+1、頁B+1的位址資訊。此時，控制器140也可通過停止讀取時脈而暫時停止來自快取暫存器CR的資料輸出，所輸入的位址資訊被暫時保持在位址暫存器120中，接著，如果從外部的控制器輸入命令，則控制器140開始快取暫存器CR的輸出，從已停止的下一個資料重新開始讀取。接著，在輸出記憶區塊BLK(X)的最後的頁AM、頁BM的資料之前，將下一個記憶區塊BLK(Y)的頁A+1、頁B+1的資料取入到頁緩衝器PB。之後，在輸出最後的頁BM的期間，頁緩衝器的頁A+1的資料傳輸到快取暫存器CR，如此一來，可使區塊間的連續頁讀取高速化。另外，為了進行連續的連續讀取，在開始最後的頁AM、頁BM的輸出後的期間，禁止輸入用於選擇下一個記憶區塊BLK(Y)的頁的命令。
本發明的較佳的實施方式已進行了詳細敍述，但本發明並不限定於特定的實施方式，在申請專利範圍所記載的本發明的主旨的範圍內，可進行各種變形、變更。
10．．．半導體記憶體
100．．．記憶體陣列
100L、100R．．．記憶層
110．．．輸入輸出緩衝器
120．．．位址暫存器
130．．．資料暫存器
140．．．控制器
150．．．字元線選擇電路
160．．．頁緩衝器/感測電路
170．．．列選擇電路
180．．．內部電壓產生電路
A、B、A+1、B+1、A+2、B+2．．．頁
Ax．．．行位址資訊
Ay．．．列位址資訊
BLK(L)1、BLK(L)2、...、BLK(L)m、BLK(R)1、BLK(R)2、...、BLK(R)m．．．記憶區塊
BST．．．位元線選擇電晶體
CR．．．快取暫存器
GBL0～GBLn．．．位元線
MC0～MC31．．．記憶胞
NU．．．胞元件
PB．．．頁緩衝器
SGD、SGS．．．選擇閘極線
SL．．．共用源極線
SST．．．源極線選擇電晶體
tR．．．傳輸期間
tRC．．．讀取週期
Td．．．期間
Vpgm．．．程式化電壓
WL0～WL31．．．字元線
S101~S107、S201~S209、S301~S309．．．步驟
圖1是繪示本發明的實施例的快閃記憶體的結構的方塊圖。
圖2A繪示連續讀取本發明的實施例的快閃記憶體的區塊內的頁的圖例的示意圖。
圖2B繪示隨機讀取本發明的實施例的快閃記憶體的區塊內的頁的模式。
圖3A繪示以連續模式讀取本發明的實施例的快閃記憶體中的區塊間的頁的圖例。
圖3B繪示隨機讀取本發明的實施例的快閃記憶體中的區塊間的頁的圖例。
圖4是說明本發明的實施例的快閃記憶體的第一資料讀取方法的流程圖。
圖5是說明本發明的實施例的快閃記憶體的第二資料讀取方法的流程圖。
圖6是說明本發明的實施例的兩層快取讀取動作的圖。
圖7是本發明的實例的兩層緩衝讀取動作的時序圖。
圖8繪示本發明的第一實施例的區塊內連續頁讀取例的示意圖。
圖9繪示本發明的第一實施例的區塊內隨機頁讀取例的示意圖。
圖10繪示本發明的第一實施例的區塊間連續頁讀取例的示意圖。
圖11繪示本發明的第二實施例的區塊間連續頁讀取例的示意圖。
圖12繪示快閃記憶體的記憶體陣列的電路結構的示意圖。
A、B、A+1、B+1、A+2、B+2．．．頁
CR．．．快取暫存器
PB．．．頁緩衝器
Td．．．期間

权利要求:
Claims (12)
[1] 一種非揮發性半導體記憶體的資料讀取方法，該非揮發性半導體記憶體包括：記憶體陣列，包含多個記憶胞；頁緩衝器，保持從所述記憶體陣列中的根據位址資訊而選擇頁所傳輸的資料；以及資料暫存器，從所述頁緩衝器接收資料，並且根據時脈訊號，將接收的所述資料串列地輸出，其中所述記憶體陣列包含至少第一及第二記憶層，所述至少第一及第二記憶層的所選擇頁的資料同時傳輸到所述頁緩衝器，所述在非揮發性半導體記憶體的資料讀取方法包括：在從所述資料暫存器輸出所述第一記憶層的第一頁的資料的期間，將所述第二記憶層的第二頁的資料從所述頁緩衝器傳輸到所述資料暫存器；以及在從所述資料暫存器輸出所述第二記憶層的所述第二頁的資料的期間，將所述第一記憶層的所述第二頁的資料從所述頁緩衝器傳輸到所述資料暫存器。
[2] 如申請專利範圍第1項所述之非揮發性半導體記憶體的的資料讀取方法，更包括：輸入可選擇至少兩個不連續頁的至少兩個位址資訊；保持所輸入的所述至少兩個位址資訊；根據所述至少兩個位址資訊中的第一位址資訊來選擇記憶體陣列的所述第一及所述第二記憶層的所述第一頁；將所選擇所述第一頁的資料傳輸到所述頁緩衝器；以及在從所述資料暫存器讀取所述第一頁的資料的期間內，將根據所述至少兩個位址資訊中的第二位址資訊而選擇所述第一及所述第二記憶層的所述第二頁的資料，從所述記憶體陣列傳輸到所述頁緩衝器。
[3] 如申請專利範圍第1項或第2項所述之非揮發性半導體記憶體的資料讀取方法，其中所述第一位址資訊是用於選擇所述記憶體陣列的所述第一及所述第二記憶層的第一記憶區塊內的第一頁的位址資訊，所述第二位址資訊是用於選擇所述記憶體陣列的所述第一及所述第二記憶層的第二記憶區塊內的第二頁的位址資訊。
[4] 如申請專利範圍第2項所述之非揮發性半導體記憶體的資料讀取方法，其中所述第一位址資訊是用於選擇所述記憶體陣列的所述第一及所述第二記憶層的所述第一記憶區塊內的所述第一頁的位址資訊，所述第二位址資訊是用於選擇所述第一記憶區塊內的所述第二頁的位址資訊。
[5] 如申請專利範圍第1項所述之非揮發性半導體記憶體的資料讀取方法，更包括：輸入可選擇所述第一及所述第二記憶層內的不同記憶區塊的頁的至少兩個位址資訊；保持所輸入的所述至少兩個位址資訊；根據所述至少兩個位址資訊中的第一位址資訊來選擇記憶體陣列的所述第一及所述第二記憶層的第一記憶區塊的第一頁；將所述第一及所述第二記憶層的所述第一記憶區塊的所述第一頁到最後一頁為止的資料依序傳輸到所述頁緩衝器；以及在從所述資料暫存器讀取所述第一記憶區塊的所述最後一頁的資料的期間內，將根據所述至少兩個位址資訊中的第二位址資訊而選擇所述第一及所述第二記憶層的第二存儲區塊的第二頁的資料，從所述記憶體陣列傳輸到所述頁緩衝器。
[6] 如申請專利範圍第1項所述之非揮發性半導體記憶體的資料讀取方法，更包括：輸入可選擇所述第一及所述第二記憶層的第一頁的第一位址資訊；根據所輸入的所述第一位址資訊來選擇所述第一及所述第二記憶層的第一記憶區塊的第一頁；在讀取所述第一記憶區塊的最後一頁之前，輸入可選擇第二記憶區塊的第二頁的第二位址資訊；以及在從所述資料暫存器讀取所述第一記憶區塊的最後一頁的資料的期間內，將根據所述第二位址資訊而選擇所述第一及所述第二記憶層的所述第二記憶區塊的所述第二頁的資料，從所述記憶體陣列傳輸到所述頁緩衝器。
[7] 如申請專利範圍第6項所述之非揮發性半導體記憶體的資料讀取方法，其中在被輸入用於輸入所述第二位址資訊的命令時，中斷所述資料暫存器的連續讀取，所述資料戰存器在已輸入所述第二位址資訊之後重新開始所述連續讀取。
[8] 如申請專利範圍第1項至第7項任一項所述之非揮發性半導體記憶體的資料讀取方法，其中所述資料暫存器與規定頻率的時脈訊號的上升及下降中的至少一個同步而輸出資料，輸出所述資料暫存器的所述第一及所述第二記憶層的頁的資料所需要的時間t1比從記憶體陣列向所述頁緩衝器傳輸資料所需要的時間t2長。
[9] 一種非揮發性半導體記憶體，包括：記憶體陣列，包含多個記憶胞；頁緩衝器，保持從所述記憶體陣列中的根據位址資訊而選擇頁所傳輸的資料；以及資料暫存器，從所述頁緩衝器接收資料，可將所接收的資料對應時脈訊號而串列地輸出；所述記憶體陣列包含至少第一及第二記憶層，所述至少第一及第二記憶層的所選擇頁的資料同時傳輸到所述頁緩衝器，所述非揮發性半導體記憶體包括：選擇機構，根據地址資訊來選擇記憶體陣列的所述至少第一及第二記憶層的頁；以及控制機構，對由所述選擇機構選擇頁的資料的讀取進行控制；所述控制機構在從所述資料暫存器輸出所述第一記憶層的第一頁的資料的期間，將所述第二記憶層的第二頁的資料從所述頁緩衝器傳輸到所述資料暫存器，在從所述資料暫存器輸出所述第二記憶層的第二頁的資料的期間，將所述第一記憶層的所述第二頁的資料從所述頁緩衝器傳輸到所述資料暫存器。
[10] 如申請專利範圍第9項所述之非揮發性半導體記憶體，更包括：保持機構，當輸入可選擇至少兩個不連續頁的至少兩個位址資訊時，保持所述兩個位址資訊；所述控制機構在從所述資料暫存器連續輸出根據所述至少兩個位址資訊中的第一位址資訊而選擇所述第一及所述第二記憶層的所述第一頁的資料的期間內，將根據所述至少兩個位址資訊中的第二位址資訊而選擇所述第一及所述第二記憶層的所述第二頁的資料，從所述記憶體陣列傳輸到所述頁衝器。
[11] 如申請專利範圍第9項所述之非揮發性半導體記憶體，其中：所述第一位址資訊是用於選擇所述記憶體陣列的所述第一及所述第二記憶層的第一記憶區塊內的第一頁的位址資訊，所述第二位址資訊是用於選擇所述記憶體陣列的所述第一及所述第二記憶層的所述第二記憶區塊內的第二頁的位址資訊。
[12] 如申請專利範圍第10項所述之非揮發性半導體記憶體，其中：所述控制機構在選擇根據所述至少兩個位址資訊中的所述第一位址資訊而選擇所述第一及所述第二記憶層的第一記憶區塊的第一頁，連續讀取所述第一記憶區塊的第一頁到最後一頁為止的資料，並且從所述資料暫存器連續輸出所述第一記憶區塊的最後一頁的資料的期間內，將根據所述至少兩個位址資訊中的所述第二位址資訊而選擇所述第一及所述第二記憶層的第二記憶區塊的第二頁的資料，從所述記憶體陣列傳輸到所述頁緩衝器。

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